五月初，IBM 宣布 2nm 工藝制程取得重大技術突破引發一番熱議，提醒業界 5nm 處理器已經大規模市場化，芯片巨頭們也已進入下一輪制程競賽：三星披露其即將推出的 3nm 工藝將基于下一代晶體管類型全柵極(GAA)FET，臺積電也計劃將 FinFET 擴展到 3nm，然后到 2024 年左右遷移到 2nm 的納米片 FET。

一直以來，芯片巨頭都將先進制程作為競爭的目標，一方面是將摩爾定律奉為圭臬，力爭做到功耗、性能和面積(PPA)的平衡，另一方面隨著節點命名規則的混淆，先進制程逐漸演變為廠商的營銷策略。但更先進的制程長期以來代表著技術的領先性，以及更高的性能和更低的功耗，因此格外受到外界關注。

事實上，先進制程對芯片巨頭而言固然重要，但并非唯一重要的評判標準，正如 IBM 2nm 距離真正量產還需大約兩年時間，與先進制程的研發同等重要的，還有芯片良率。

1% 的良率意味 1.5 億美元凈利潤，芯片順利量產的必經之路

一般而言，新節點誕生的完整過程，需要經過前期研發和后期工廠驗證，在風險試產的過程中逐漸提升良率，達到一定標準后才能正式量產，進入市場。

“通常而言良率要達到 85% 以上才能順利量產，低良率不僅意味著虧損，也代表劣質低效，即便是最終被應用了，也可能出現異常，會給使用者帶來不好的體驗，所以良率是一個非常嚴肅的問題。”聚焦晶圓制造良率問題的中國企業眾壹云的創始人之一、戰略咨詢專家李海俊說道。

不過，85% 的良率并不是一個標準的參考線。半導體行業資深人士陳一(化名)表示，工廠一般有大致達標的良率供參考，對于一定達到什么數值才能算真正進入量產，每個公司認定標準不同，除了良率，還要看良率的一致性。

專注幫助芯片設計公司以及晶圓制造廠改善良率的普迪飛半導體公司資深技術總監王健也表示，不同的公司、不同的產品與設計不盡相同，沒有放之四海而皆準的統一標準。“一般而言，手機等消費級產品量大，良率更高，汽車、航空等芯片產品其類制造流程中會做一些特定的改進，復雜的制造流程加上更加嚴格的指標和要求，導致其最終良率會比消費類低，售價也相應高一些。”王健補充到。

需要注意的是，雖然較低的芯片良率有可能會影響到最終的成品情況，但芯片良率與產品合格率有所區別。“芯片制造過程中會引入各種各樣的不確定因素，流程缺陷、環境中的顆粒物、工藝的波動，最終生產出來的產品會有一些不確定性，最終的產品不滿足這些指標就沒辦法正常交付，正常產品的占比就是良率。”王健說。

陳一對產品合格率加以解釋，“我所理解的產品合格率，是一個質量概念，即賣出去的良品失效的比例，這是對封裝工廠的重要考核指標，主要取決于工廠的技術和管理水平。”

也就是說，如果按芯片制造流程來分，芯片設計和制造決定良率，封裝測試決定產品最終的合格率。芯片總良率是 wafer 良率、Die 良率和封測良率的總乘積，影響芯片良率的因素復雜多樣，一般而言設計越復雜、工藝步驟越多、制程偏移率越大，芯片良率越低，此外，環境污染也會對良率造成一定的影響。

對于芯片企業來說，芯片良率直接反應了所投放的芯片里可出售比例，因此也直接影響芯片制造成本。“從評估整個成本的角度來講，良率是一個非常重要的指標，直接來說，良率直接影響到最終的實際成本，良率越高，最終實際分攤到每一顆正常芯片上的成本就越低。”王健說。

此前半導體材料廠商 Entegris(應特格)執行副總裁及首席運營官 Todd Edlund 曾在接受媒體采訪時表示，對于 3D NAND 晶圓廠而言，1% 的良率提高可能意味著每年 1.1 億美元的凈利潤;而對于尖端的邏輯晶圓廠而言，1% 的良率提升意味著 1.5 億美元的凈利潤。

比研發先進制程更實際有效，摩爾定律的另一種延續

之所以說提升芯片良率與制程開發同等重要，除了提升良率是芯片從實驗室階段到量產的必經之路以及芯片良率與整體成本密切相關之外，從經濟角度上講，提升芯片良率可以視為摩爾定律的另一種延續。

摩爾定律最早由英特爾創始人之一戈登摩爾在 1965 年提出，集成電路上可容納的晶體管的數目每隔兩年便會增加一倍。之后在眾多專業人士的集思廣益下得以延伸，兩年縮短為 18 個月，晶體管數目的增加一倍也意味著微處理器性能提升一倍或價格下降一半。雖然一直以來被業界奉為圭臬，但追根到底，摩爾定律并非自然科學定律，而是摩爾的經驗之談，是集成電路領域的經濟定律。

“摩爾定律具有高度抽象性，包含一些經濟成本方面的考慮，整個業界不同的階段也都會去做一些成本的核算和控制，每個細分環節和領域都會有類似的評估以及一些指導性工作。”王健說。

正在推動摩爾定律向前發展的，實際上是用更低的成本做出更好的產品。摩爾定律發展至今，無論是技術上還是資本上都已經舉步維艱，IBS 的數據顯示，開發 3nm 芯片設計成本高達 5.9 億美元，5nm 器件的成本達 4.16 億美元。因此衍生出超越摩爾定律(More than Moore)，不再只局限于晶體管微縮，更優化的電路設計、系統算法以及異構集成都被納入其中。按照這一邏輯，在非最先進制程上進一步提升芯片良率也可以被視為摩爾定律的延伸。

王健表示，傳統上業界習慣用 PPA 的方式去評估芯片設計上做出的一些決定，但大概在近 20 年左右的時間里，大家開始發現 PPA 無法非常全面地衡量芯片設計上一些決定以及最終對產品的影響，隨之加入了一些其他標準，包括成本(C)、產品導入市場的時間(T)，以及產品的可靠性(R)，這些標準與良率直接相關。

值得注意的是，將其視為摩爾定律延伸的前提是：芯片良率多少并不直接決定晶圓廠是否進入到下一代工藝的研發。“新工藝的開發不是建立在前一工藝良率穩定的基礎上，研發團隊一直在挑戰制程極限，”陳一說到。這也就是為什么芯片大廠在公布技術路線圖時，往往出現同時研發多個工藝節點的情況。

如果進一步比較提升芯片良率與研發下一代制程哪一種路徑性價比更高，李海俊認為前者更加實際有效，“除了手機電腦芯片，大部分智能應用場景所需的芯片可能連 28nm 的工藝都用不到，從性價比看根本不需要 5nm 以下的芯片，也就不需要花費動輒上億美金開發先進制程，還有可能花了很多錢之后，做出來的概率依然很低，這是一個聽起來讓人絕望的怪路徑，所以提高芯片良率更為實際有效，目前大部分學者也贊同這一方向，認為其符合內循環的政策引導。”

既然研發先進制程從經濟上講怪路徑，為何芯片巨頭們還在咬牙堅持，李海俊進一步解釋，“站在產業鏈發展和國家利益來說，先進制程研發的步伐一刻不能停，半導體是贏家通吃的局面，落后只有死路一條。這事關市場和地位爭奪、國家安全和民生安全，雖然是充滿挑戰的怪路徑，但催人振奮。”

一場芯片廠商終身的自我較量

如果將先進制程的研發視為芯片巨頭們之間的競爭，那么提高芯片良率則可以視為芯片廠商的自我競賽，一方面是因為良率作為芯片廠商的最高機密數據十分敏感，不會像公布工藝節點那樣公布自家真實良率情況，另一方面是影響良率的因素眾多，很難有一個準確的數值與競爭對手進行比較，而芯片廠商始終致力于能夠在短時間內就向客戶交付安全正常的芯片，提升良率需要爭分奪秒。

“對芯片設計公司而言，如何更加高效地提升產品良率，如何把經驗傳承到下一代產品設計中去是需要思考的問題，對于芯片制造公司而言，如何更快地完成工藝研發使得能夠更早地引入客戶，以及如何幫助客戶更快地提升良率是需要思考的問題，”王健說道。

隨著半導體行業逐漸發生變化，尤其是從 IDM 向 Fabless、Foundry 等經營模式延伸，業界提升芯片良率所面臨的難題及措施都在相應地發生改變。

“芯片的良率取決于兩個因素，一是產品對工藝的需求和工藝能夠滿足兩者之間的匹配度，而是產品工程師和產線工藝工程師的溝通是否到位。”陳一說到。

也就是說，作為芯片公司的自我較量，芯片良率需要芯片設計公司和芯片制造公司的緊密配合和有效溝通才能得以最終保障。這一溝通與配合在 IDM 時代實現更容易，在 Fabless、Foundry 盛行的今天卻面臨一些難題。

“很重要的一個問題是隨著整個工藝集成越來越復雜之后，最終產品良率會受到設計和工藝的交互影響，如果單純從制造端的角度或方式來分析良率，很難完全分析整個良率當前所遇到的問題根源。”王健表示。

尤其是在工藝研發階段，芯片公司無法窮盡所有版圖圖形組合做完整的評估，而在設計公司提交的設計中，某些特定的圖形組合將觸發特定的問題，這需要用借用第三方大數據平臺分析。

也正因如此，在半導體產業近 10 年至 20 年的發展過程中，逐漸誕生了類似普迪飛、眾壹云等幫助芯片設計公司和芯片制造公司更加高效合作以提升芯片良率的公司，作為產業鏈中一個新環節出現，為半導體公司提供大數據分析平臺，或提供面向缺陷和良率管理的套件組合。

在幫助芯片廠商改善良率的過程中，這一“新環節”上的公司前期主要關注整個良率的評估，將良率水平的差距分解到具體的工藝或設計上，同設計廠或制造廠共同合作在短時間內改善良率，當良率達到理想水平后，便將注意力更多地放在維持量產監控以及預防上。

提升良率，作為芯片廠商的一場自我較量，雖然很難以具體的數值占比來評估其重要性，但它貫穿產業鏈的上下游，貫穿一顆芯片的生命周期，業界普遍將其視為芯片制造的終極挑戰，是芯片廠商自始至終都需要面臨的問題。

“芯片良率問題，直接對應的是工藝、設備、材料的問題，在這之后是管理的問題、商業模式的問題，人才的問題、開放式創新的問題。”李海俊說到。

關鍵詞： 芯片